verilog HDL语言中不明白在什么场合会用到.具体含义是什么

来源：学生作业帮助网编辑：作业帮时间：2024/05/09 12:09:25

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不明白在什么场合会用到.具体含义是什么

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就是由输入信号的任一状态（1、0或X）转换到高阻状态“Z”输出之间的延时时间.
“#”加延时时间这类的延时语句通常只用于编写仿真程序作仿真之用,综合器并不能综合这类语言,就是说如果你写了一个这样的延时语句下载到芯片里,芯片所在的具体电路是不会执行你这样的一个延时工作的.

你做个时钟生成模块就知道了

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